SAK-XC2268N-40F80LR INFINEON

• CPU hiệu suất cao với đường ống năm giai đoạn và MPU
- Chu kỳ lệnh 12.5 ns @ xung nhịp CPU 80 MHz (thực thi một chu kỳ)
- Phép cộng và trừ 32 bit một chu kỳ với kết quả 40 bit
- Nhân một chu kỳ (16 × 16 bit)
– Phân chia nền (32/16 bit) trong 21 chu kỳ
– Lệnh nhân và tích lũy (MAC) một chu kỳ
- Các cơ sở thao tác bit Boolean nâng cao
– Thực hiện nhảy không chu kỳ
– Hướng dẫn bổ sung hỗ trợ HLL và hệ điều hành
– Thiết kế dựa trên thanh ghi với nhiều ngân hàng thanh ghi biến đổi
– Hỗ trợ chuyển đổi ngữ cảnh nhanh với hai ngân hàng đăng ký cục bộ bổ sung
– Tổng không gian địa chỉ tuyến tính 16 MB cho mã và dữ liệu
- Khu vực thanh ghi chức năng đặc biệt trên chip 1.024 Byte (tương thích với C166 Family)
– Bộ bảo vệ bộ nhớ tích hợp (MPU)
• Hệ thống ngắt với 16 mức độ ưu tiên cung cấp 96 nút ngắt
- Đầu vào bên ngoài có thể lựa chọn để tạo ngắt và đánh thức
- Tốc độ lấy mẫu nhanh nhất 12,5 ns
• Truyền dữ liệu một chu kỳ điều khiển ngắt tám kênh với Bộ điều khiển sự kiện ngoại vi (PEC), con trỏ 24 bit bao phủ tổng không gian địa chỉ
• Tạo đồng hồ từ các nguồn đồng hồ bên trong hoặc bên ngoài, sử dụng PLL trên chip hoặc prescaler
• Công cụ kiểm tra CRC phần cứng với đa thức có thể lập trình để giám sát các khu vực bộ nhớ trên chip
• Mô-đun bộ nhớ trên chip
- RAM dự phòng trên chip 8 KB (SBRAM)
- RAM cổng kép trên chip 2 KB (DPRAM)
– SRAM dữ liệu trên chip lên đến 16 Kbyte (DSRAM)
- Lên đến 16 Kbyte chương trình / dữ liệu trên chip SRAM (PSRAM)
– Bộ nhớ chương trình trên chip lên đến 320 Kbyte (Bộ nhớ Flash)
– Bảo vệ nội dung bộ nhớ thông qua Mã sửa lỗi (ECC)
• Mô-đun ngoại vi trên chip
- Hai bộ chuyển đổi A / D có thể đồng bộ hóa với tối đa 16 kênh, độ phân giải 10 bit, thời gian chuyển đổi dưới 1 μs, tiền xử lý dữ liệu tùy chọn (giảm dữ liệu, kiểm tra phạm vi), phát hiện dây đứt
- Thiết bị chụp/so sánh mục đích chung 16 kênh (CC2)
- Hai đơn vị chụp / so sánh để tạo tín hiệu PWM linh hoạt (CCU6x)
– Bộ hẹn giờ đa năng với 5 bộ hẹn giờ
- Lên đến 6 kênh giao diện nối tiếp được sử dụng làm UART, LIN, kênh đồng bộ tốc độ cao (SPI / QSPI), giao diện bus IIC (địa chỉ 10 bit, 400 kbit / s), giao diện IIS
- Giao diện MultiCAN trên chip (Rev. 2.0B hoạt động) với tối đa 256 đối tượng tin nhắn (CAN đầy đủ / CAN cơ bản) trên tối đa 6 nút CAN và chức năng cổng
– Hẹn giờ hệ thống trên chip và đồng hồ thời gian thực trên chip
• Không gian địa chỉ bên ngoài lên đến 12 Mbyte cho mã và dữ liệu
- Đặc tính bus bên ngoài có thể lập trình cho các dải địa chỉ khác nhau
- Xe buýt dữ liệu / địa chỉ bên ngoài ghép kênh hoặc giải ghép kênh
- Chiều rộng bus địa chỉ có thể lựa chọn
- Chiều rộng bus dữ liệu 16 bit hoặc 8 bit
- Bốn tín hiệu chọn chip có thể lập trình
• Nguồn điện đơn từ 3.0 V đến 5.5 V
• Chế độ giảm năng lượng và đánh thức với quản lý năng lượng linh hoạt
• Bộ hẹn giờ giám sát có thể lập trình và cơ quan giám sát dao động
• Lên đến 76 dòng I/O mục đích chung
• Bộ nạp bootstrap trên chip
• Được hỗ trợ bởi đầy đủ các công cụ phát triển bao gồm trình biên dịch C, gói macroassembler, trình giả lập, bảng đánh giá, trình gỡ lỗi HLL, trình mô phỏng, bộ phân tích logic, bảng lập trình
• Hỗ trợ gỡ lỗi trên chip thông qua Cổng truy cập thiết bị (DAP) hoặc giao diện JTAG
• Gói LQFP màu xanh lá cây 100 chân, cao độ 0,5 mm (19,7 triệu)